Reti Logiche

1. Il livello logico digitale: progetto di reti combinatorie

1.1  Sintesi combinatoria: introduzione alla minimizzazione e cenni ai criteri di costo
1.2  Minimizzazione esatta: Quine McCluskey a singola uscita e a più uscite
1.3  Cenni alla sintesi euristica di funzioni a 2 livelli
1.4  Cenni alla sintesi multilivello
1.5  ROM, PAL, PLA: architetture e sintesi

2. Aritmetica del calcolatore

2.1  Notazione e aritmetica in virgola fissa e in virgola mobile
2.2  Architetture di sommatori e di moltiplicatori

3. Il livello logico digitale: progetto di reti sequenziali sincrone

3.1  Introduzione ai circuiti sequenziali: il concetto di stato, macchine sincrone e asincrone
3.2  Elementi di memoria sincroni a livello e sul fronte  D, RS, JK e T
3.3  Le macchine a stati finiti: il modello generale di macchina sequenziale sincrona
3.4  Sintesi di macchine a stati finiti
3.5  Minimizzazione del numero degli stati

4. Introduzione al progetto automatizzato di architetture digitali

4.1  Il flusso di progettazione di architetture hardware
4.2  Il linguaggio VHDL per la descrizione di architetture hardware